内部数控振荡器与数字复乘法器相配合，直接完成数字下变频任务，省去模拟下变频中的DA转换器。后处理部分中累加滤波的级数可自行设计。当选择外部累加清零时钟时，外部时钟周期与器件主时钟周期的比为累加滤波的级数；当选择内部清零时钟时，累加滤波级数可通过总线设置。输出滑动窗允许用户根据输入信号的大小，选择合适的8位运算结果输出。四个模块的描述如下：1.微处理接口模块微处理器通过该模块完成器件内部控制寄存器的设置和状态寄存器的读取。　　复乘法器模块复乘法器模块是数字下变频器的核心。两路正交信号进入模块后，与数控振荡器输出的两路正交信号完成复乘法运算，其输出结果为IDAT、QDAT两路正交输出信号，其达式为IDAT=IINcos（t）-QINsin（t）QDAT=IINsin（t） QINcos（t）式中=2f0，f0为数控振荡器的输出频率。　　8bits的输入信号经复乘法器后，产生的结果为17bits信号，17bits信号截短为10bit后送后处理模块。窄带模式工作时，Q通道的输入接零，器件单通道工作，采样时钟大于8倍的信号带宽。　　后处理模块从复乘法器来的10bits的I、Q信号送到后处理模块的累加器输入端。累加器的累加次数可由内部计数器设置，或由外部累加器清零信号控制。累加次数内部设置时，累加次数为2（N 1），N为累加计数器的值，取07的整数，即允许累加次数为2，4，8，16，32，64，128和256.累加寄存器的输出为18bits的信号，该信号送滑动窗的输入，通过滑动窗寄存器的设置，取连续8位作为后处理模块的输出。　数控振荡器模块器件内部的数控震荡器为32bits的分辨率，其输出频率的计算公式为：f0=fcm232式中：f0为输出频率，fc为主时钟频率，m为频率控制字的值。数控振荡器模块编程时先写入32位频率控制字的值，然后向一指定单元执行写操作，产生一LOAD脉冲打入频率控制字。两次打入频率字的间隔应大于8个主时钟周期。　管脚功能描述与微处理器磁粉制动器接口的信号线CS：片选信号线，低电平有效RD：读信号线，低电平有效WR：写信号线，低电平有效RESET：复位信号线，低电平有效A20：微处理器访问的地址总线D150：微处理器访问的数据总线2.输入信号线IIN70和QIN70：同相与正交输入信号线，时钟的上升沿打入数据。输入的数据要求为补码格式，其格式主时钟输入信号线，要求近似为方波，最高40MHzDUMP：外部累加器清零时钟，周期大于主时钟周期的两倍MSEL：内、外累加器清零时钟的选择线。　　M累加滤波器的编程：写入地址为110H，写入值为07的整数，对应累加次数为2，4，8，16，32，64，128，256，累加次数越高，滤波效果越好。输出滑动窗的设置：设置寄存器的地址为101H，写入值为05的整数，对应输出位数。　　时序关系总线时序和输出时序示。该数字下变频器由FPGA器件实现，用户可根据实际要求选择芯片等级，最高主时钟频率可达40MHz.后处理部分的滤波级数也可以根据具体要求来设置，从而达到不同的滤波效果。总而言之，采用FPGA实现数字下变频器不失为一种很好的选择。声明：本文为转载类文章，如涉及版权问题，请及时联系我们删除（QQ: 229085487），不便之处，敬请谅解！